实验二 加减法运算器的设计实验报告.docx 10页

加减法运算器的设计实验报告实验二加减法运算器的设计一、实验目的1、理解加减法运算器的原理图设计方法2、掌握加减法运算器的VERILOG语言描述方法3、理解超前进位算法的基本原理4、掌握基于模块的多位加减运算器的层次化设计方法5、掌握溢出检测方法和标志线的生成技术6、掌握加减运算器的宏模块设计方法二、实验任务用VERILOG设计完成一个4位行波进位的加减法运算器，要求有溢出和进位标志，并封装成模块。模块的端口描述如下：modulelab2_RippleCarry宽度可定制（默认为4位）的行波进位有符号数的加减法器。(parameterWIDTH=4)(inputsigned[WIDTH-1:0]dataa,inputsigned[WIDTH-1:0]datab,inputadd_sub,//ifthisis1,add;elsesubtractinputclk,inputcclr,inputcarry_in,outputoverflow,outputcarry_out,outputreg[WIDTH-1:0]result);wire[WIDTH:0]dataa_temp;wire[WIDTH:0]datab_temp;reg[WIDTH:0]ci_temp;reg[WIDTH:0]result_temp;regcarry_in_temp;integeri;integertemp;assigndataa_temp[WIDTH:0]={dataa[WIDTH-1],dataa[WIDTH-1:0]};assigndatab_temp[WIDTH:0]=(add_sub==1)?{datab[WIDTH-1],datab[WIDTH-1:0]}:~{datab[WIDTH-1],datab[WIDTH-1:0]};assignoverflow=(result_temp[WIDTH]^result_temp[WIDTH-1])?1'b1:1'b0;assigncarry_out=ci_temp[WIDTH];always@(dataa_tempordatab_temporcarry_in)begincarry_in_temp=(add_sub==1)?{carry_in}:~{carry_in};ci_temp[0]=carry_in_temp;temp=carry_in_temp;result_temp[0]=dataa_temp[0]^datab_temp[0]^ci_temp[0];for(i=0;i

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